一、异步电路验证算法（论文文献综述）
魏劲松[1]（2021）在《基于忆阻器的脉冲神经网络芯片研究》文中提出二十一世纪初期随着互联网络技术和计算机技术的高速发展,人工智能技术进入了由数据和算力推动的第三次发展浪潮。但是AI芯片的发展速度逐渐受限于冯诺依曼体系架构,AI发展将再次面临严峻的挑战。以模拟生物神经计算为主的神经形态计算技术由于具有脉冲表示信息,事件驱动和存算一体等特点,成为今天人类实现低功耗AI芯片的一个重要途径。当今神经形态系统在功能上接近早期人工神经网络,甚至在某些领域方面优于人工神经网络,例如时空信息处理,小样本数据集处理等。由于半导体技术的发展逐渐滞后于神经形态计算的需求,目前最先进的神经形态系统也远远达不到人类大脑的级别。忆阻器由于具有比传统存储器更高的集成度,更高的能效,适合于存内计算技术等优点,在当今被认为是实现神经形态系统的最佳器件之一。但是基于忆阻器的神经形态计算仍然处于研究初期,主要的研究还停留在从原理上验证单个器件实现神经计算的可能性或者通过组建小规模不可重构的忆阻器网络进行小规模实验,实现大规模多核心可重构的忆阻器神经形态芯片依然具有挑战。本文章围绕实现多核心可重构的忆阻器神经形态芯片展开研究并取得以下创新成果:（1）研究并设计基于忆阻器突触和模拟CMOS神经元的Spike Neural Net-works（SNNs）核心,并利用异步AER电路实现神经脉冲的非失真转发,最终实现了一个具有64个神经元和4K突触的SNNs系统并流片。初步验证核心具有神经计算能力,并且基于异步AER电路的通讯系统适合用于未来实现多核心SNNs芯片。（2）研究基于数字通讯协议的多核心SNNs架构,实现事件驱动的异步神经元,多核心信息交互,相位同步等功能;并最终基于FPGA实现了一个具有24个核心的SNNs加速系统。（3）研究基于忆阻器的多核心可重构SNNs芯片,并结合SNNs算法设计更加适合大规模集成的模拟神经元,并结合2TIR型突触实现低功耗神经形态计算核心;结合mesh型片上网络和基于RISC-V的处理器创建基于忆阻器的大规模可重构多核心神经形态计算核心并流片;同时为了系统地验证芯片的功能,我们为该芯片创建了与硬件一一对应的仿真器和用于配置芯片的工具链。
梁钰清[2]（2021）在《异步RSA算法芯片的研究与实现》文中研究说明随着信息技术和互联网通讯技术的快速推广和应用,社会发展对信息化的依赖程度越来越高,因此保护信息的安全性尤为重要。密码技术是保障网络及信息安全的核心技术和基础支撑,在维护国家安全、促进社会经济发展和保护人民群众利益中发挥着不可替代的重要作用。RSA密码算法是一种主流的公钥密码体制,只要其密钥足够长,用RSA加密的信息实际上是不能被破解的,在通信安全高要求的场景应用非常广泛。利用硬件方法来实现RSA算法,相较于软件方法具有速度更快,安全性更高等优点。当前投入市场的RSA算法芯片主要采用同步集成电路实现,虽然同步机制简化了芯片设计,但也带来了一种规律的时钟分析参照物。目前的功耗分析攻击技术已能够轻易地破解同步硬件电路,亟需一种可摆脱时钟参照的集成电路运行机制。无时钟的异步电路采用事件驱动的握手机制同步数据,在面对功耗分析攻击方面具有天然的优势,因此研究基于异步设计方法的安全芯片是十分有意义的。本论文全面研究了RSA密码算法及异步设计方法,并结合BBD型异步电路机制来实现RSA安全算法。首先,深入了解RSA密码算法的工作原理,分析RSA算法芯片硬件实现的关键特点及其安全防护策略,得出采用BBD型异步设计方法实现是解决安全性的有效方法之一,并结合BBD型异步电路机制对RSA的核心CIOS模乘算法进行改进,以此来提高芯片的加解密性能。然后,设计了异步RSA密码芯片的微体系结构,使用I2C串行总线协议作为保证同异步之间正常通信的接口,并在FPGA开发板上完成了整体算法的电路实现及验证等工作。最后,将这种异步RSA密码算法电路进行ASIC移植,基于SMIC180nm工艺制程完成了综合、形式验证、布局布线、寄生参数提取、时序分析、版图验证及前后仿真等ASIC设计全流程。根据实验测试结果可得该设计具有良好的性能,布局布线后的等效门数约为195K门,在平均332MHz工作频率下,执行一次1024bit加解密操作时间约为52ms,平均功耗为26.9m W（其中同步I2C电路的功耗占了71.20%）。
张泰一[3]（2021）在《基于异步设计方法的目标检测硬件系统设计及其FPGA实现》文中指出随着机器学习的快速发展,采用深度卷积神经网络方法的目标检测技术已经得到了广泛的应用,但由于应用场景的复杂多样性,以及对目标检测硬件设备越来越高的要求,低功耗和小型化已经成为该领域的重要研究方向。在过去的几十年中,同步电路一直是数字电路设计领域的主流方向,而近年来,基于事件驱动的异步电路设计方法凭借其功耗低、适应性强以及较强的抗电子干扰能力等天然优势重新进入人们的视野,迎来了重大发展契机。本论文主要利用异步电路功耗低、适应性强的优势,对基于异步设计方法的目标检测硬件系统设计进行研究,并完成了相应的FPGA实现。首先,本文简要介绍了异步电路的特点,并根据对设计要求以及硬件平台资源的分析提出了目标检测硬件系统的总体研究方案。其次,根据总体研究方案的规划,对Mobile NetYOLOv3目标检测算法进行了模型修改和计算优化。之后,设计了基于异步电路的目标检测系统的硬件架构,划分模块并逐个实现。最后,对系统各模块在Xilinx提供的Vivado平台进行了仿真验证,对集成在Viretex-7 VX485T FPGA上的目标检测硬件系统进行了功能验证并对其功耗及性能进行分析和对比。结果表明本论文设计的基于异步设计方法的目标检测硬件系统在性能和能耗比上均有优异的表现,尤其是其中的异步计算模块,较同等条件下的同步电路实现在功耗方面有显着的降低,证明了异步设计方法实现低功耗目标检测硬件系统的可行性和有效性。
温立[4]（2021）在《面向双目事件相机的SNN三维重建系统设计及异步电路实现》文中研究指明近年来,随着人工智能的发展,机器视觉越来越与我们的生产生活息息相关,而三维重建作为机器视觉的一个重要研究方向,一直受到学者们的广泛关注。因为现有的三维重建系统几乎都是面向传统相机设计的,所以受到传统相机处理延迟高、数据冗余大等缺点的影响,在面临高实时性、低功耗等需求的应用时较为困难。近几年来,数据冗余更低的事件相机受到了越来越多关注,然而与传统相机三维重建系统如火如荼的研究热潮不同,面向事件相机的三维重建系统,尤其是针对其硬件实现的三维重建系统却鲜有问津,因此设计面向事件相机的三维重建系统并硬件实现具有重要的研究和应用价值。但是事件相机的输出为离散事件流,面向传统相机的三维重建算法并不适用于事件相机,不过基于事件驱动的脉冲神经网络（spiking neural network,SNN）十分适合对离散事件的处理。因此本文选择使用脉冲神经网络完成双目事件相机三维重建系统,并基于异步设计方法完成硬件实现。本文聚焦于设计与实现双目事件相机三维重建系统的任务,从算法设计到硬件电路实现进行了研究和探讨。首先,对于面向双目事件相机的三维重建算法,本文仿照生物视觉系统,提出了一个三层脉冲神经网络。现有相关研究的神经突触权重多为人工设置,但此方式存在着每当应用场景发生变化,就需要重新设置权重的问题,所以本文对每一层脉冲神经网络单独设计了相应的脉冲时间依赖可塑性（spike-timing dependent plasticity,STDP）无监督训练算法来训练神经突触权重。另外,在三维重建脉冲神经网络的基础上,本文使用有界数据绑定（bounded bundled data,BBD）型异步设计方法,在FPGA上进行了硬件电路的设计、实现与仿真。最后,通过算法仿真实验与硬件仿真实验验证了本文所提出的三维重建系统的可行性与有效性。实验结果表明,与其它面向事件相机的三维重建研究相比,本文所提出的三维重建系统视觉效果更好,并且由于使用了BBD型异步设计方法,与类似同步电路研究相比,功耗更低。
孙畅[5]（2020）在《基于事件驱动的视觉传感器研究》文中认为随着集成电路（Integrated Circuit,IC）和半导体技术的发展,CMOS图像传感器广泛应用于手机、汽车电子、医疗、航天等领域。但人工智能时代的到来对图像传感器提出了更高的要求,传统CMOS图像传感器采用“帧扫描”的方式处理图像,当像素阵列扩大、精度提高时,会造成大量数据冗余,对数据的传输和存储造成压力,降低工作效率。为了克服上述弊端,本文将传统CMOS图像传感器与生物视觉系统相结合,设计一种基于事件驱动的视觉传感器,破除了“帧扫描”中“时间驱动”的工作方式,取而代之的是更加灵活和智能的“事件驱动”机制。所谓“事件驱动”机制,其本质上是一个实时工作的异步系统。其原理与人眼类似,当像素接收到的光强发生了变化时就会产生一个电信号,把这个电信号视为“事件”。为了读取这个“事件”信息,本设计引入了在神经形态系统之间传输信号时通常采用的地址事件表示法（Address-Event Representation,AER）,产生了“事件”的像素向总线发出请求后,通过AER通信系统即可读取产生了脉冲的像素单元地址和事件的属性。与传统图像传感器不同的是本设计中的每个像素被读取后可以进行自复位而不需要统一进行复位。由于可以有多个像素同时发生光强变化,在没有统一时钟的情况下,需引入仲裁机制来对发生光强变化的像素读出顺序进行排序。为此,本设计提出了一种基于循环优先级实现公平仲裁的仲裁电路,它可以确保每个像素被读取的机会是均等的,进而协助整个异步系统有条不紊的工作。本文在Cadence（Virtuoso）平台上采用SMIC 0.18μm工艺实现了一个8′8像素阵列的事件驱动型视觉传感器并对其进行仿真。仿真结果与设计预期相符,电路功能正确,对于发生光强变化的像素单元可以进行异步读出,系统的延迟为9.19μs。本研究属于视觉芯片的研究领域,本设计从根源处减少了信息量、避免了数据冗余,在降低整体功耗的同时提升传感器性能。随着其进一步的发展,与人工智能和机器视觉相结合,在无人驾驶、智慧医疗、安防监控等高实时性应用场景中有着广阔的前景。
邓伟翔[6]（2020）在《基于NCL的多轨乘法算法研究与实现》文中提出随着微电子技术的不断发展,集成电路规模日益增大,在处理器芯片的面积逐渐缩小的情况下,对大量数据的处理更为频繁,因此对数字处理器的结构以及运算效率也有了更高的要求。在过去的几十年中,同步电路设计一直是数字电路的焦点,但是随着时钟频率的不断上升以及芯片特征尺寸的不断下降,存在的问题也在不断增多,例如时钟偏移、功耗过大等。而异步电路具有功耗低、低噪声以及更小的电磁干扰等天然优势,因此去掉时钟的异步电路的设计思想重新成为人们所关注的热点。本论文对异步电路系统中的运算进行了研究,基于归零逻辑（Null Convention Logic,NCL）方法完成了多轨8位乘法算法的设计以及实现。首先,深入了解Booth算法以及压缩算法等工作原理,实现NCL优化Booth编码算法,合理运用半加器与全加器构建Wallace树型结构,并且根据四轨电路的特点定制四轨加法算法与电路,因此来提高乘法器整体性能。其次,采用以上方法在Vivado平台上实现了三种双轨8位乘法器以及一种四轨8位乘法器。最后,根据不同乘法器的性能进行分析并对比,结果表明基于论文中乘法算法的双轨乘法器无论在面积还是计算速度上均优于四轨乘法器,且采用了NCL优化Booth算法以及优化Wallace树型结构的双轨8位乘法器在速度（23.5ns）和面积上均有优势。
李鹏飞[7]（2020）在《异步Crossbar片上网络及路由算法的研究》文中指出随着微电子技术的不断发展,在芯片的设计规模日益增大的情况下,协调并实现数据在芯片内部计算单元之间的快速传输,是芯片性能继续提升的保证。片上网络主要用于传输数据,而网络路由算法则用于通过控制网络来协调数据在计算单元之间传输。在众多片上网络结构中,Crossbar网络是一种传输速度快、并行度高的网络结构,被广泛地应用于连接多核以及网络互联等领域中。然而,采用同步电路实现的Crossbar网络,随着芯片面积增大以及时钟频率提高,可能会产生诸如时钟歪斜以及跨时钟域传输数据时发生数据丢失等问题。因此,本文首先提出一种基于click异步电路设计的Crossbar网络,通过异步电路方式避免时钟存在导致的问题。另外,传统网络路由算法在协调计算单元计算时缺乏灵活性,难以构建复杂的计算。因此,本文还基于异步Crossbar网络提出了一种路由算法,用于将函数映射到网络上执行,从而在网络上实现更加复杂的计算。基于所提出的异步Crossbar网络以及路由算法,本文构建了一个2×2拓扑结构的异步Crossbar网络并挂载了浮点数计算单元,通过将卷积神经网络中的卷积函数映射到网络上执行的方式验证了异步Crossbar网络以及路由算法的可行性。本文中的设计基于Xilinx公司的Vivado设计平台实现并进行仿真,仿真结果显示面对不同数据传输速度的计算单元时,异步Crossbar网络兼容性更好,其单条数据通路最高可以工作在等效于100Mhz的数据传输频率下,并且在网络内建立异步流水化的传输方式。在集成电路技术和产业快速发展的今天,本文所提出的异步Crossbar网络以及路由算法将会得到更广泛和深入的应用。
丁明[8]（2020）在《基于片上存储的异步Mesh网络路由算法的设计与实现》文中研究表明随着电子产业的飞速发展,芯片的集成度不断提高,芯片上可以集成的模块日益增多。传统的总线结构已经越来越难以满足日益复杂地片上系统的通讯要求。为了满足片上系统的通信需求,片上网络应运而生。片上网络借鉴计算机网络的拓扑结构,通过网络的方式使片上系统的各个资源可以实现互连互通,快速通信。在片上网络中,网络拓扑结构与路由算法是片上网络的两个重要组成部分。在多样的片上网络拓扑类型中,Mesh网络以其简单的拓扑结构、可预测路由路径和强大的网络可扩展性成为片上网络的主要发展方向。当片上网络的拓扑类型确定后,其路由算法的优劣就决定了整个网络的通讯效率的高低。在当前主流的Mesh网络路由算法中,由于计算数据直接在片上网络中的各个节点进行路由,因此当我们实际所需要传输的数据量超过片上网络中各个节点的线宽所能够承载的数据量时,片上网络的路由效率将会大大降低,进而导致片上网络中的数据拥塞。针对这种缺点,本文提出了一种基于片上存储的Mesh网络路由算法。与当前主流的基于数据的Mesh网络路由算法相比,该算法通过在网络中传输程序包的方式控制数据在Mesh网络的路由,由于并不是在Mesh网络中直接传输计算数据,其数据量的传输并不受Mesh网络中线宽的限制。因此,基于片上存储的Mesh网络路由算法可以使网络能够承载更大的数据量,并具有更好的路由效率。在算法的硬件设计与实现方面,与当前主流的同步时钟的电路实现方式不同,本算法的设计与实现采用了异步电路技术。采用异步电路的好处是,避免了使用时钟所产生的相位漂逸,导致的电路出错。在异步电路中,电路的运行并不是采用时钟来控制的,而是基于事件来驱动的。异步电路这种基于事件触发的机制,不但非常契合片上网络的运行方式,而且不会造成额外的功耗浪费。本文详细介绍了基于片上存储的异步Mesh网络路由算法的硬件电路的设计,并通过采用Xilinx公司的Vivado开发套件对基于片上存储的异步Mesh网络路由算法的设计进行了实现与仿真。最后,通过该算法与基于数据的Mesh路由算法的电路仿真结果进行的分析与对比,验证了基于片上存储的异步Mesh网络路由算法的实用性与正确性。
王纪锋[9]（2019）在《二维片上网络异步路由器设计》文中研究指明随着片上系统（System-on-Chip,SoC）设计进入十亿晶体管时代,越来越多的半导体IP核集成在单个芯片中。基于传统总线的同步通信架构在带宽、时钟同步和通信效率等方面都显现出局限性。为此,研究人员提出了另外一种系统架构-片上网络（Network-on-Chip,NoC）,把宏观的计算机网络通信方式移植到单个芯片上实现多处理系统。随着NoC通信规模的扩大,网络布局以及连线过于复杂,致使整个NoC系统通信延迟过大,因此如何降低NoC传输延迟、提高NoC吞吐率成为研究重点。异步电路具有延迟不敏感、鲁棒性强、系统集成复杂度低等特点,是解决该问题的一种可行方案。本文根据异步电路有传输速度快、易于模块化、设计灵活等优点,结合NoC内路由器间通信和路由器内部逻辑结构的特点,提出一种新的异步路由器设计方案。在吞吐率、传输延迟、功耗等众多影响NoC性能的因素约束下,将交换结构作为异步路由器设计的基本结构,采用流水线异步样式管道,即MOUSETRAP模块,作为路由器间通信握手模块。用二相握手协议作为路由器间以及路由器内各模块间通信协议,设计出二相和四相通信协议转换的异步单元,实现路由器内二相和四相握手协议转换。在均匀和非均匀流量情况下,通过改进低延迟最关键优先队列调度算法（The Most Critical Queue First-Round Robin,MCQFRR）,将其应用到NoC内路由器数据传输上。此外,结合本文设计的异步路由器,设计了相应的异步资源网络接口和网络资源接口。在资源网络接口中,打包器采用奇偶格式打包,缓存模块采用时分复用的思想以降低读、写过程延迟。在网络资源接口中,缓存模块采用虫洞交换模式将不同数据包的微片进行分类,存储到不同虚通道内,保证每个虚通道存储的是来自同一个数据包微片;数据包重组器采用双指针写、单指针读的方法降低微片组包过程延迟;解包器采用流水线方式对重组的数据包进行数据解析,并将解析后的数据发送给相应的资源节点。最后用Verilog Hdl语言完成路由器内各个模块设计,并进行仿真,在FPGA平台上测试验证。实验结果表明:设计的异步路由器单个数据包延迟为9.5个时钟周期,吞吐率为0.2Flits/Cycle/Node,满足在大数据量传输时低延迟要求。
韩敬竹[10]（2019）在《基于交织模式的逻辑门电路的半模格语义研究》文中研究表明在过去的二十年中,异步电路由于与同步电路相比具有无时钟偏差,易于集成,可靠性强等优势,在微处理器,低功耗电路等领域表现出相当的潜力。然而,异步电路的固有并发性也使得它们难以验证。由于组件和线延迟的变化,电路执行路径的数量可能非常大。因此,必须确保所有可能执行路径中电路行为的正确性。本文采用基于状态的模型检测方法,根据电路中的状态转换关系,提出了交织模式下积累状态向量的偏序关系模型,该模型能够详细地描述异步电路中状态的变化,通过向量的相关运算结果反映电路中状态变化的特点。半模性是异步电路设计中的一个重要属性,它与无危害电路密切相关。本文在基于交织模式的积累状态模型基础上,对电路的半模性进行检验。在积累状态偏序集对应的Hasse图上,详细讨论了逻辑门电路的半模格语义。鉴于电路的状态会随复杂度指数增长,本文提出了自动生成Hasse图和检验半模性的算法。最后,以异步电路基本单元C单元为例,对其进行了自动化验证,检验了算法的有效性。
二、异步电路验证算法（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、异步电路验证算法（论文提纲范文）
（1）基于忆阻器的脉冲神经网络芯片研究（论文提纲范文）
| 摘要 |
| abstract |
| 名词解释 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 神经网络算法研究现状 |
| 1.2.1 深度学习 |
| 1.2.2 脉冲神经网络(SNNs) |
| 1.3 神经网络处理器现状 |
| 1.3.1 深度学习加速器 |
| 1.3.2 脉冲神经网络芯片与系统 |
| 1.4 选题意义和研究内容 |
| 第2章 基于新原理器件的SNN核心 |
| 2.1 SNN核心概述 |
| 2.2 模拟CMOS神经元 |
| 2.2.1 模拟CMOS神经元基本原理 |
| 2.2.2 基于忆阻器突触的模拟神经元 |
| 2.3 忆阻器突触 |
| 2.3.1 忆阻器阵列及突触 |
| 2.3.2 RRAM阵列与CMOS工艺集成 |
| 2.4 AER电路和延时无关接口 |
| 2.4.1 二选一 AER电路 |
| 2.4.2 多输入Tree-AER电路 |
| 2.4.3 延时无关接口电路 |
| 2.5 神经形态核心测试 |
| 2.5.1 功能测试 |
| 2.5.2 性能对比 |
| 2.6 TSM神经元及核心 |
| 2.6.1 TSM和神经元 |
| 2.6.2 测试结果 |
| 2.7 本章小节 |
| 第3章 基于FPGA的纯数字多核心SNN架构 |
| 3.1 概述 |
| 3.1.1 适合脉冲神经网络的片上分布式计算 |
| 3.1.2 类神经递质传播方式 |
| 3.1.3 基于异步电路的神经网络设计 |
| 3.2 多核心SNN芯片架构研究 |
| 3.2.1 多核心SNN芯片中的问题 |
| 3.2.2 基本架构 |
| 3.2.3 网络连接的架构 |
| 3.2.4 计算核心的存储结构 |
| 3.2.5 通讯方法 |
| 3.2.6 计算核心的同步机制 |
| 3.3 异步电路设计 |
| 3.3.1 基于click的异步流水线设计 |
| 3.4 结果展示 |
| 3.5 本章小结 |
| 3.5.1 技术展望 |
| 第4章 基于忆阻器的多核心SNN芯片 |
| 4.1 概述 |
| 4.2 模拟CMOS神经元 |
| 4.2.1 神经元电路工作相位 |
| 4.2.2 2T1R |
| 4.2.3 神经元输入电路 |
| 4.2.4 神经元泄漏电路 |
| 4.2.5 脉冲产生电路 |
| 4.3 数字控制单元及片上网络 |
| 4.3.1 数字控制模块 |
| 4.3.2 片上网络 |
| 4.4 基于RISC-V指令集的E200CPU及总线方案 |
| 4.4.1 SNN与蜂鸟E203的信息交互 |
| 4.5 网络映射 |
| 4.5.1 脉冲神经网络表示 |
| 4.5.2 LSM网络映射 |
| 4.5.3 全连接网络映射 |
| 4.5.4 伪卷积网络映射 |
| 4.6 多核心SNN模拟器 |
| 4.6.1 SystemC |
| 4.6.2 模拟器架构 |
| 4.7 结果展示 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（2）异步RSA算法芯片的研究与实现（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 RSA算法芯片的研究现状 |
| 1.3 研究内容及章节安排 |
| 1.4 本章小结 |
| 第二章 异步RSA算法芯片的实现原理 |
| 2.1 RSA密码算法 |
| 2.1.1 工作原理 |
| 2.1.2 二进制扫描算法 |
| 2.1.3 Montgomery模乘算法 |
| 2.1.4 模逆算法 |
| 2.2 功耗分析攻击方法 |
| 2.3 异步设计方法 |
| 2.3.1 BBD型异步电路 |
| 2.3.2 异步电路分类及特点 |
| 2.3.3 Click异步控制器 |
| 2.4 本章小结 |
| 第三章 异步RSA算法芯片的微体系结构 |
| 3.1 异步RSA算法芯片的整体设计 |
| 3.2 模乘电路的设计及优化 |
| 3.2.1 传统模乘算法的设计 |
| 3.2.2 优化模乘算法的思想及实现 |
| 3.2.3 底层乘加器的设计 |
| 3.2.4 实验结果对比 |
| 3.3 模逆电路的设计与实现 |
| 3.3.1 模逆电路的设计 |
| 3.3.2 仿真与验证 |
| 3.4 模幂电路的设计与实现 |
| 3.5 I~2C总线结构的设计 |
| 3.5.1 发送模块状态变迁及设计 |
| 3.5.2 接收模块状态变迁及设计 |
| 3.5.3 仿真与验证 |
| 3.6 基于FPGA的异步RSA算法芯片的仿真与验证 |
| 3.7 本章小结 |
| 第四章 面向BBD机制的异步RSA算法芯片实现 |
| 4.1 BBD型异步电路ASIC设计方法 |
| 4.1.1 BBD型电路设计流程 |
| 4.1.2 电路延迟匹配 |
| 4.2 异步RSA算法芯片的ASIC实现 |
| 4.2.1 前端设计 |
| 4.2.2 后端设计 |
| 4.2.3 版图验证 |
| 4.3 版图流片及封装方案 |
| 4.4 本章小结 |
| 第五章 异步RSA算法芯片的仿真验证与性能分析 |
| 5.1 后仿真验证 |
| 5.2 性能分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 |
| 在学期间的研究成果 |
| 致谢 |
（3）基于异步设计方法的目标检测硬件系统设计及其FPGA实现（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 选题背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 目标检测算法的研究现状与发展趋势 |
| 1.2.2 卷积神经网络硬件加速技术发展现状 |
| 1.3 本文创新点及主要工作 |
| 第二章 基于异步设计方法的目标检测硬件系统研究方案 |
| 2.1 异步电路 |
| 2.1.1 异步电路的发展 |
| 2.1.2 异步电路的优劣势分析 |
| 2.1.3 BBD型异步电路 |
| 2.2 目标检测硬件系统研究方案 |
| 2.2.1 设计要求与分析 |
| 2.2.2 硬件平台资源分析 |
| 2.2.3 总体研究方案 |
| 2.3 本章小结 |
| 第三章 面向FPGA的目标检测算法设计与优化 |
| 3.1 Mobile Net-YOLOv3 算法设计 |
| 3.1.1 YOLOv3 算法 |
| 3.1.2 Mobile Net-YOLOv3 算法 |
| 3.2 网络模型计算优化 |
| 3.2.1 BN层融合 |
| 3.2.2 数据量化 |
| 3.3 结果对比 |
| 3.4 本章小结 |
| 第四章 面向FPGA的异步目标检测硬件系统设计 |
| 4.1 硬件系统架构设计 |
| 4.2 异步计算模块设计 |
| 4.2.1 乘加模块设计 |
| 4.2.1.1 PE单元设计 |
| 4.2.1.2 多PE并行结构 |
| 4.2.2 累加模块设计 |
| 4.2.3 量化模块设计 |
| 4.2.4 流水结构设计 |
| 4.3 存储模块设计 |
| 4.3.1 存储方案设计 |
| 4.3.2 DRAM存储设计 |
| 4.3.3 BRAM存储设计 |
| 4.3.3.1 配置BRAM |
| 4.3.3.2 Feature map数据缓存 |
| 4.3.3.3 权重系数缓存 |
| 4.3.3.4 输出缓存 |
| 4.3.4 DDR存储设计 |
| 4.4 调度模块设计 |
| 4.4.1 BRAM与异步计算模块间的调度模块设计 |
| 4.4.1.1 数据复用与算法调度设计 |
| 4.4.1.2 输入缓存与异步计算模块间的调度设计 |
| 4.4.1.3 异步计算模块与输出缓存间的调度设计 |
| 4.4.2 DDR与 BRAM之间的调度模块设计 |
| 4.5 本章小结 |
| 第五章 功能验证和性能分析 |
| 5.1 异步计算模块的功能仿真验证及板级调试 |
| 5.1.1 功能验证 |
| 5.1.2 实现后仿真 |
| 5.1.3 板级调试及对比分析 |
| 5.2 系统功能验证 |
| 5.3 资源消耗分析 |
| 5.4 功耗性能对比分析 |
| 5.5 本章小结 |
| 第六章 结论 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（4）面向双目事件相机的SNN三维重建系统设计及异步电路实现（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 三维重建研究现状 |
| 1.2.1 基于传统相机的三维重建研究现状 |
| 1.2.2 基于事件相机的三维重建研究现状 |
| 1.3 本文研究内容 |
| 1.4 论文结构安排 |
| 第二章 相关研究工作综述 |
| 2.1 引言 |
| 2.2 事件相机原理 |
| 2.3 神经网络简介 |
| 2.3.1 神经网络的发展历史 |
| 2.3.2 脉冲神经网络发展历史及拓扑结构 |
| 2.3.3 脉冲神经元模型 |
| 2.4 脉冲神经网络训练算法 |
| 2.4.1 STDP算法的生物原理 |
| 2.4.2 STDP算法的数学模型 |
| 2.5 异步电路 |
| 2.5.1 异步电路的优缺点 |
| 2.5.2 BBD型异步电路原理及特点 |
| 第三章 双目事件相机三维重建算法研究 |
| 3.1 引言 |
| 3.2 三维重建脉冲神经网络架构 |
| 3.2.1 脉冲神经网络对应层 |
| 3.2.2 脉冲神经网络视差层 |
| 3.2.3 脉冲神经网络增强层 |
| 3.3 神经元突触权重训练研究 |
| 3.3.1 对应层神经网络训练算法 |
| 3.3.2 视差层神经网络训练算法 |
| 3.3.3 增强层神经网络训练算法 |
| 3.4 小结 |
| 第四章 三维重建硬件系统设计与实现 |
| 4.1 引言 |
| 4.2 三维重建硬件系统架构 |
| 4.3 坐标处理器设计与仿真 |
| 4.3.1 突触后神经元坐标计算 |
| 4.3.2 坐标处理器的电路设计 |
| 4.3.3 坐标处理器的仿真 |
| 4.4 数据存储交互器设计与仿真 |
| 4.4.1 神经元信息存储方式的研究 |
| 4.4.2 数据存储交互器电路设计 |
| 4.4.3 数据存储交互器仿真 |
| 4.5 数据处理模块研究 |
| 4.6 数据缓存器设计与仿真 |
| 4.6.1 数据缓存器的电路设计 |
| 4.6.2 数据缓存器的仿真 |
| 4.7 脉冲神经元复用分配器设计与仿真 |
| 4.7.1 基于轮询机制的复用分配器研究 |
| 4.7.2 基于事件驱动的复用分配器研究 |
| 4.7.3 复用分配器的电路设计 |
| 4.7.4 复用分配器的仿真 |
| 4.8 脉冲神经元设计与仿真 |
| 4.8.1 脉冲神经元硬件实现机制研究 |
| 4.8.2 脉冲神经元硬件电路设计 |
| 4.8.3 脉冲神经元仿真 |
| 4.9 小结 |
| 第五章 实验结果与性能分析 |
| 5.1 引言 |
| 5.2 实验环境 |
| 5.3 数据集 |
| 5.4 实验结果 |
| 5.4.1 模拟数据集实验结果 |
| 5.4.2 公开数据集实验结果 |
| 5.5 三维重建脉冲神经网络的性能比较和分析 |
| 5.6 小结 |
| 第六章 结论 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 在学期间研究成果 |
| 致谢 |
（5）基于事件驱动的视觉传感器研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.1.1 传统CMOS图像传感器 |
| 1.1.2 生物视觉系统 |
| 1.1.3 事件驱动型视觉传感器 |
| 1.2 国内外发展现状 |
| 1.3 研究意义 |
| 1.4 研究内容及结构安排 |
| 第2章 基于事件驱动的视觉传感器概述 |
| 2.1 事件驱动在图像传感器中的应用 |
| 2.1.1 事件驱动策略 |
| 2.1.2 同步电路和异步电路 |
| 2.2 AER异步通信系统 |
| 2.3 像素中的脉冲调制编码技术 |
| 2.3.1 脉冲宽度调制原理 |
| 2.3.2 脉冲频率调制原理 |
| 2.3.3 TFS编码原理 |
| 2.4 基于事件驱动的视觉传感器整体架构 |
| 2.5 本章小节 |
| 第3章 像素单元及阵列外围电路设计 |
| 3.1 设计原则及理论基础 |
| 3.1.1 异步电路握手协议 |
| 3.1.2 基于电流反馈的事件发生电路 |
| 3.1.3 采用TFS编码的像素架构 |
| 3.2 像素单元电路设计 |
| 3.2.1 光电转换模块 |
| 3.2.2 事件产生模块 |
| 3.2.3 握手模块 |
| 3.2.4 复位模块 |
| 3.3 像素阵列外围电路设计 |
| 3.3.1 控制逻辑电路单元设计 |
| 3.3.2 地址编码器设计 |
| 3.4 工作时序图 |
| 3.5 本章小结 |
| 第4章 基于公平仲裁的仲裁树电路设计 |
| 4.1 设计原则及理论基础 |
| 4.1.1 互斥器和仲裁器 |
| 4.1.2 常用仲裁算法介绍 |
| 4.2 现有仲裁电路介绍 |
| 4.3 采用循环优先级的公平仲裁电路设计 |
| 4.3.1 优先级选择模块 |
| 4.3.2 请求产生模块 |
| 4.3.3 应答产生模块 |
| 4.4 仲裁树电路设计 |
| 4.5 工作时序图 |
| 4.6 本章小结 |
| 第5章 电路实现及仿真结果 |
| 5.1 像素单元电路实现及仿真结果 |
| 5.2 地址编码器电路实现及仿真结果 |
| 5.3 仲裁树电路实现及仿真结果 |
| 5.3.1 仲裁单元电路实现及仿真结果 |
| 5.3.2 n输入仲裁树电路实现及仿真结果 |
| 5.4 整体电路实现及仿真结果 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 参考文献 |
| 作者简介 |
| 致谢 |
（6）基于NCL的多轨乘法算法研究与实现（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 乘法器算法和乘法器的研究现状 |
| 1.3 异步设计理论基础 |
| 1.3.1 异步电路特点 |
| 1.3.2 异步电路分类 |
| 1.3.3 异步电路握手协议 |
| 1.3.4 异步电路数据编码方式 |
| 1.4 论文的主要工作 |
| 1.5 论文的主要工作 |
| 第二章 基于NCL的乘法算法 |
| 2.1 NCL概述 |
| 2.1.1 NCL系统框架 |
| 2.1.2 输入完整性 |
| 2.2 Booth算法研究 |
| 2.2.1 二阶Booth算法 |
| 2.2.2 高阶Booth算法 |
| 2.3 压缩算法研究 |
| 2.3.1 3-2压缩器 |
| 2.3.2 4-2压缩器 |
| 2.4 本章小结 |
| 第三章 基于NCL电路的8位双轨乘法算法设计与实现 |
| 3.1 基于NCL电路的传统Wallace乘法器 |
| 3.1.1 部分积生成算法 |
| 3.1.2 部分积累加算法 |
| 3.1.3 仿真实现 |
| 3.2 基于NCL电路的优化Wallace乘法器 |
| 3.2.1 基于NCL的优化Wallace树型结构的实现 |
| 3.2.2 仿真实现 |
| 3.3 基于NCL电路的优化Booth-Wallace乘法器 |
| 3.3.1 基于NCL的优化Booth算法实现 |
| 3.3.2 基于NCL的优化Wallace树以及串行进位加法器实现 |
| 3.3.3 仿真实现 |
| 3.4 本章小结 |
| 第四章 基于NCL电路的8位四轨乘法算法设计与实现 |
| 4.1 部分积生成算法分析与设计实现 |
| 4.2 部分积累加电路分析与设计实现 |
| 4.2.1 三输入四轨加法器设计 |
| 4.2.1.1 加法器Q32adder(HLL)设计 |
| 4.2.1.2 加法器Q32Dadder(HHL)设计 |
| 4.2.1.3 加法器Q32Dadder(DHL)设计 |
| 4.2.1.4 加法器Q32Dadder(DDL)设计 |
| 4.2.2 两输入四轨加法器设计 |
| 4.2.2.1 加法器Q22Dadder(HH)设计 |
| 4.2.2.2 加法器Q2Dadder(DH)设计 |
| 4.2.3 四轨加法器Wallace树的构成 |
| 4.3 四轨乘法器实现和仿真 |
| 4.4 本章小结 |
| 第五章 多轨乘法器性能分析 |
| 5.1 基于FPGA的仿真实现 |
| 5.2 各乘法器性能分析比较 |
| 5.3 本章小结 |
| 第六章 结论 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（7）异步Crossbar片上网络及路由算法的研究（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究现状 |
| 1.3 基于FPGA的异步电路设计方法 |
| 1.4 论文主要工作 |
| 1.5 本文的结构与安排 |
| 第二章 传统Crossbar网络及函数映射方法 |
| 2.1 传统Crossbar网络 |
| 2.1.1 传统Crossbar网络结构 |
| 2.1.2 集中配置模块 |
| 2.2 函数映射路由算法 |
| 2.3 本章小结 |
| 第三章 异步Crossbar网络的设计与实现 |
| 3.1 异步Crossbar网络设计 |
| 3.1.1 基于广播-阻塞机制的异步Crossbar网络 |
| 3.1.2 配置信息载入机制 |
| 3.1.3 计算数据暂存机制 |
| 3.2 转发及阻塞节点的设计 |
| 3.3 异步Crossbar网络测试 |
| 3.3.1 FPGA测试平台搭建 |
| 3.3.2 基于广播机制的转发节点测试 |
| 3.3.3 基于阻塞机制的阻塞节点测试 |
| 3.3.4 多个节点级联数据传递测试 |
| 3.3.5 异步Crossbar网络流水化测试 |
| 3.3.6 异步Crossbar与传统片上互连结构比较 |
| 3.4 本章小结 |
| 第四章 路由算法原理以及实现 |
| 4.1 路由算法原理 |
| 4.2 路由算法实现 |
| 4.2.1 集中配置模块组成 |
| 4.2.2 配置信息状态机的设计 |
| 4.2.3 控制命令组成 |
| 4.2.4 控制核心模块的实现 |
| 4.3 集中配置模块的测试 |
| 4.4 本章小结 |
| 第五章 基于异步Crossbar网络的卷积函数映射实例 |
| 5.1 卷积函数映射的实现 |
| 5.2 测试结果 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 未来展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（8）基于片上存储的异步Mesh网络路由算法的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 研究背景和意义 |
| 1.2 片上网络研究背景与意义 |
| 1.2.1 片上网络基本概念 |
| 1.2.2 片上网络国内外研究动态 |
| 1.3 异步电路 |
| 1.3.1 延迟不敏感电路 |
| 1.3.2 数据绑定电路 |
| 1.3.3 异步电路国内外研究现状 |
| 1.4 论文主要工作 |
| 2 Mesh网络与其路由算法的基础研究 |
| 2.1 概述 |
| 2.2 Mesh拓扑结构 |
| 2.2.1 传统Mesh拓扑结构 |
| 2.2.2 复用型Mesh拓扑结构 |
| 2.2.3 多方向型Mesh拓扑结构 |
| 2.3 Mesh网络路由算法 |
| 2.3.1 XY路由算法 |
| 2.3.2 自适应路由算法 |
| 2.3.3 随机路由算法 |
| 2.4 路由算法的实现 |
| 2.4.1 集中式路由 |
| 2.4.2 分布式路由 |
| 2.5 Mesh网络路由算法的挑战 |
| 3 基于片上存储的Mesh网络路由算法 |
| 3.1 基于片上存储的Mesh网络路由算法的简介 |
| 3.2 基于片上存储的Mesh网络路由算法的原理 |
| 3.2.1 数据的工作机制 |
| 3.2.2 数据的存取机制 |
| 3.3 异步片上存储算法 |
| 3.3.1 BRAM数据的读取 |
| 3.3.2 BRAM数据的写入 |
| 4 基于BRAM片上存储的异步Mesh路由算法的设计与实现 |
| 4.1 总体设计架构 |
| 4.2 初始化模块 |
| 4.3 数据读取模块 |
| 4.4 数据写入模块 |
| 5 仿真与性能分析 |
| 5.1 异步BRAM的电路模块分析 |
| 5.2 基于BRAM片上存储的异步Mesh路由算法的仿真 |
| 5.3 与基于数据的Mesh网络路由算法的对比与分析 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文目录 |
| 攻读硕士学位期间参与的科研项目 |
| 攻读硕士学位期间获得荣誉和奖励 |
（9）二维片上网络异步路由器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题研究背景与意义 |
| §1.2 NoC国内外研究现状 |
| §1.2.1 国外发展现状 |
| §1.2.2 国内发展现状 |
| §1.3 片上网络设计发展现状 |
| §1.3.1 同步电路与同步NoC |
| §1.3.2 异步电路与异步NoC |
| §1.4 论文内容与排版安排 |
| 第二章 片上网络路由概述 |
| §2.1 NoC的基本理论 |
| §2.2 NoC拓扑结构 |
| §2.2.1 规则的拓扑结构 |
| §2.2.2 非规则的拓扑结构 |
| §2.3 片上网络数据交换技术 |
| §2.3.1 数据交换技术分类 |
| §2.3.2 包交换技术 |
| §2.4 虚通道技术 |
| §2.4.1 虫洞交换缺点 |
| §2.4.2 虚通道（Virtual C hannel） |
| §2.5 异步电路设计理论基础 |
| §2.5.1 异步电路基本单元 |
| §2.5.2 异步电路分类 |
| §2.5.3 异步电路编码格式 |
| §2.5.4 异步流水线模式 |
| §2.6 本章小节 |
| 第三章 异步路由器设计 |
| §3.1 异步电路通信协议 |
| §3.2 异步路由器总体框架 |
| §3.3 二相单轨数据捆绑异步单元 |
| §3.4 路由逻辑单元 |
| §3.5 基于虚拟输出队列的缓存单元 |
| §3.6 二相、四相单轨转换异步单元 |
| §3.7 路由算法模块 |
| §3.7.1 请求模块 |
| §3.7.2 仲裁模块 |
| §3.7.3 路由算法 |
| §3.8 循环FIFO设计 |
| §3.9 本章小节 |
| 第四章 异步路由器与资源节点间接口设计 |
| §4.1 路由器与资源节点间接口研究 |
| §4.2 异步路由器与资源节点间接口框架 |
| §4.3 片上网络数据包格式 |
| §4.4 异步资源网络接口设计 |
| §4.4.1 打包器设计 |
| §4.4.2 缓存模块设计 |
| §4.5 异步网络资源接口设计 |
| §4.5.1 缓存模块设计流程 |
| §4.5.2 数据包重组器设计流程 |
| §4.5.3 解包器设计流程 |
| §4.6 本章小结 |
| 第五章 NoC系统功能验证与分析 |
| §5.1 功能验证方法 |
| §5.2 异步路由器内各模块功能验证 |
| §5.2.1 输入端口各模块功能验证 |
| §5.2.2 输出端口各模块功能验证 |
| §5.3 异步路由器与资源节点间接口功能验证 |
| §5.3.1 异步资源网络接口功能验证 |
| §5.3.2 异步网络资源接口功能验证 |
| §5.4 整体NoC系统数据传输功能验证 |
| §5.4.1 单个路由器数据传输功能验证 |
| §5.4.2 多个路由器数据之间传输功能验证 |
| §5.5 性能分析 |
| §5.5.1 数据包传输延迟 |
| §5.5.2 吞吐率 |
| §5.5.2 链路带宽 |
| §5.6 本章小节 |
| 第六章 总结与展望 |
| §6.1 总结 |
| §6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间的主要研究成果 |
| 附录 |
（10）基于交织模式的逻辑门电路的半模格语义研究（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 研究背景 |
| 1.2 研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 本文主要研究结构 |
| 2 半模格与并发模型 |
| 2.1 偏序关系与半模格 |
| 2.2 有限状态机 |
| 2.3 并发模式 |
| 3 基于交织模式和Hasse图的电路模型理论 |
| 3.1 电路的Hasse图模型 |
| 3.2 基于Hasse图的形式化分析方法 |
| 3.3 本章小结 |
| 4 基于Hasse图的半模性验证方法 |
| 4.1 Hasse图的坐标表示 |
| 4.2 自动生成Hasse图的算法 |
| 4.3 基于Hasse图的半模性检验理论 |
| 4.4 实例:C单元的半模性检验 |
| 4.5 本章小结 |
| 5 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 附录 |
| 致谢 |
| 攻读学位期间发表的学术论文目录 |
四、异步电路验证算法（论文参考文献）
- [1]基于忆阻器的脉冲神经网络芯片研究[D]. 魏劲松. 中国科学技术大学, 2021(09)
- [2]异步RSA算法芯片的研究与实现[D]. 梁钰清. 兰州大学, 2021(09)
- [3]基于异步设计方法的目标检测硬件系统设计及其FPGA实现[D]. 张泰一. 兰州大学, 2021(09)
- [4]面向双目事件相机的SNN三维重建系统设计及异步电路实现[D]. 温立. 兰州大学, 2021(09)
- [5]基于事件驱动的视觉传感器研究[D]. 孙畅. 吉林大学, 2020(08)
- [6]基于NCL的多轨乘法算法研究与实现[D]. 邓伟翔. 兰州大学, 2020(01)
- [7]异步Crossbar片上网络及路由算法的研究[D]. 李鹏飞. 兰州大学, 2020(12)
- [8]基于片上存储的异步Mesh网络路由算法的设计与实现[D]. 丁明. 广西民族大学, 2020(01)
- [9]二维片上网络异步路由器设计[D]. 王纪锋. 桂林电子科技大学, 2019(12)
- [10]基于交织模式的逻辑门电路的半模格语义研究[D]. 韩敬竹. 广西民族大学, 2019(01)